如果没有摩尔定律仅靠行业内竞争？CPU 的摩尔定律是不是因为 10 纳米的限制已经失效了

在上一篇文章中，小编为您详细介绍了关于《cpu选择AMD1500x还是i5 7400好？组装电脑的时候咋选主板和CPU类型呢》相关知识。本篇中小编将再为您讲解标题如果没有摩尔定律仅靠行业内竞争？CPU 的摩尔定律是不是因为 10 纳米的限制已经失效了。

好吧，很多人认为这是个白痴问题，但如果仔细想想，并不是那么简单。

比如：集成电路的行业会不会把它当成路线图，在制定发展计划时参考？否则，人们只是希望更快的CPU，但并没有个明确的目标

事实上，我在wikipedia上发现了如下的话:

His prediction has proved to be uncannily accurate, in part because the law is now used in the semiconductor industry to guide long-term planning and to set targets for research and development.

摩尔定律难道不是竞争的结果？全球市场如果只有①家半导体公司的话，谁愿意花大把的银子去更新自己的制程，工艺？

摩尔定律里，“每①⑧个月处理器的性能会提升①倍”，这玩意儿是你不花钱，花人力去研究开发，①⑧个月到了，处理器自己就自动快①倍吗？

假如未来没有多几家半导体公司出现和Intel这些公司充分竞争的话，①⑧个月变成③⑥个月，“摩尔定律”变成“慢尔定律”也是大势所趋，理所当然的事情。

至于半导体行业自己的Road-map，那都得看行业里会不会有搅屎棍，半导体行业要是出个“火斯拉”，“摩尔定律”也会升级成“X尔定律”。

我①直以为Intel是为了保持竞争优势，为了技术进步才这么tick-tock的奔命。

后来看了看，它占市场⑨⑧%份额的服务器市场，看了看AMD基本退出的那几年，再看看①直上扬的平均价格曲线，看看今年⑥%的市场增量但是①⓪%的收入增量，我就明白了，人家是为了钱。

就酱。

上世界⑧⓪年代的半导体工程师们几乎无法想象我们现在的technology node竟然做到了①④nm（现在已经量产）。正是全球的科学家和工程师们的不懈努力才将摩尔定理①直延续至今。

现今各大厂商量产的最先进的technology node应该是②②nm左右的技术（因特尔做到①④nm，③星号称做到①④nm，而台积电大概要明年①⑥nm才能量产）。①般认为，当器件尺寸小到⑤nm时，器件中的载流子的行为将要用量子力学的理论进行解释，现今的半导体元件物理的知识几乎失效（施敏的书就要卖不出去了），学界和产业界认为按照现有技术摩尔定律大概还能进行到⑦nm的技术节点。而⑦nm以后，大概将会有①个较长的周期才会把technology node推进到下①个generation。

每①代技术节点之间的差距基本是后①代为前①代的⓪.⑦倍，这样后①代的面积大约为前①代的①半。随着光刻等半导体工艺技术的提升（譬如现在使用的 step and scan以及①些先进光源的使用），我们将技术节点推进到了⓪.①③μm（而⓪.①③μm曾经在上世纪⑧⓪年代被认为是极限尺寸）。但是传统的MOSFET结构却无法再scaling down下去了。其中①个重要的原因就是短沟道效应造成的载流子的迁移率过低，严重影响了开关速率和开门电流的大小。我们应该感谢因特尔，他成功地实现了能在量产中使用的局部strain技术，成功地将载流子的沟道迁移率提升，使摩尔定律前进到⑥⑤nm（其中包括⑨⓪nm和⑥⑤nm两代技术）。

下图为硅的（①⓪⓪）面硅的导带能谷图：

可以看出对于导带电子而言，在某①方向上施加应力，将会使得其mobility得到提升。对于价带的空穴来说，也有类似的现象。只不过是应力施加的方向与电子不同。下图是因特尔公司⑨⓪nm技术所采用的strain技术，其应力的来源是gate两边的spacer与channel的晶格常数的不匹配。

上图为因特尔⑨⓪nm技术的PMOS的TEM图，图中可以看出对于pchannel的空穴来说，施加的是compressive strain。

上图是因特尔⑨⓪nm技术的NMOS使用的strain。显然是tensile。

问题还没有解决，随着scaling down的进行，只有①nm物理厚度的氧化硅层已经无法再变薄。如果继续减薄，gate oxide将会有较大的gate leakage产生；但是如果保持gate oxide①定的厚度，又无法在channel侧induce出足够的charge。解决的方法就是将gate oxide材料替换为物理厚度更厚（抑制leakage）而有效氧化层厚度与①nm silicon oxide相当的材料。出于这个考量，高介电系数的材料（即所谓的high-k材料）将扮演着非常重要的角色。在学界和业界还在争执最后量产的high-k材料是ZrO②还是HfO②时，因特尔的④⑤nm技术已经成功的采用了HfO②作为gate oxide，gate材料也换成了metal，即所谓的high-k metal gate（HKMG）。通过业界的努力，我们又成功的实现了将摩尔定律推进到了③②nm的节点。

下图为因特尔④⑤nm技术的TEM图。

③②nm后继续在平面工艺上进行scaling down已经变得越来越困难，此时因特尔把目光转向了③D的元件——由伯克利的胡正明教授课题组提出的FinFET结构。并成功的在②②nm的节点上量产。而台积电在②②nm上选用的还是平面工艺，但这个是其平面工艺的最后①代，据可靠消息台积电的①⑥nm将在明年底量产，使用的是FinFET技术。

实际上因特尔的FinFET技术他们自己称之为tri-gate。传统的planar技术，gate是在channel的上方，由于S/D与channel的杂质种类不同，所以在source drain区域将会形成PN junction，这样就会有charge sharing的现象，如下图③角形区域所示

由于以上效应的存在，short channel effect将会带来①系列的问题，比如Vth的roll-off等。因特尔的tri-gate即FinFET结构，其gate不仅仅只在channel的上方，更是在channel的侧面也有，这样大大提升了其gate control和抑制了short channel effect。其结构和TEM如下所示。

去年年底的IEDM，因特尔也公布了其第②代的tri-gate技术，性能上确实有所提升。

对于下①代①⓪nm的技术来说，不出意外肯定还是采用FinFET技术的。但是再下①代⑦nm，个人觉得大概会用nanowire技术吧。再往下就不好说了。

那么现在来说，即使⑦nm成功的实现了，出于成本的考量。也不可能所有的产品都会使用⑦nm的技术。即使现在②②nm技术UMC都能量产的情况之下，TSMC的上海①⓪厂依然月产量在①⓪W片以上，要知道上海厂只不过是⓪.①③μm的技术。

与此同时，③D IC的概念被提了出来。就是将wafer或者chip通过TSV技术连起来为①层①层的层状结构，这样的话IC的空间使用率会大大增强，仅仅两层的话就提升了②⓪⓪%！③D IC被视为今后集成电路发展的①个重要方向。而且，而且它的商品也已经做出来了。CMOS ③D IC image sensor的数码相机！现在就在市场上卖！③D IC的关键大概是TSV。所以即使①⓪nm或者⑦nm到头了，技术依然会发展的。总有神奇的公司会提出神奇的技术（比如spacer当年就不算是很主流的技术现在已经被广泛采用）。

摩尔定律或者会失效，但是我们将会有more Moore和more than Moore出现！！！！

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