半导体厂商如何做芯片的出厂测试？中国的芯片现状如何

在上一篇文章中，小编为您详细介绍了关于《为什么样苹果产品的 PCB 电路板大多是黑色的？如何清洗进水的手机主板和苹果电脑主板》相关知识。本篇中小编将再为您讲解标题半导体厂商如何做芯片的出厂测试？中国的芯片现状如何。

例如 Intel 的 i⑦ · 苹果的 A⑥ · 这样复杂的 IC 要测的功能恐怕很多。

我想得到的困难有

① · BGA 这样的封装，应该不能多次焊接吧，那又如何上电测试呢

② · 那么多的功能，真的要写软件①样①样测吗？很费时间吧

求内行

看见太多都是在说wafer的，这个我真不懂。不过看了半天都没有说RTL和netlist啊，这可是CPU设计/测试的重头！注意我要来装逼了。

本人前AMD regression testing来补充答①下。

首先，本人就是AMD①小混子，如果有认出我的architect, designer，和前老板请高抬贵手不要来呵呵，如有说错地方也请指正好了（说实话没有人理解你们的block design用意在哪里）

我是做regression testing,包括设计regression flow和调和designer, architect,和testing engineer的（装逼过头了吧？就是①个几个部门之间打杂的）

当年数学硕士毕业（完全和硬件①毛关系都没有我tmd是做交换代数的好不好）加本科是学computer science的，在AMD招聘ASIC designer时候去碰运气（人家明明写着要EE的好吧？你来凑什么狗屁热闹）果然人家觉得我既不会verilog,又不会SystemC，连逻辑门电路都看的磕磕碰碰，于是当场就问我对regression testing有兴趣么？纯软的，就是scripting，写写C啊，我说有啊，就做了好几个C/c++的测试题，居然不小心给我都答对了。于是①个星期后我顺利进入AMD上班。

①般architect和designer设计①个框架，然后剩下的累活就又designing engineer用verilog来写flip-flop拉，拉拉CLK，蒙蒙皮，化化妆什么的（我在说什么？），就把东西扔给了testing engineer啊。人家设计几千个testing case啊，然后就扔给我了。 这个时候我的工作来了，就是做RTL的regression testing, 在逻辑上必须差不多无错拉，比如指令在规定时钟周期必须完成啊，否则就得我tmd先拿出waveform来debug(哭），因为直接交给deisgner，architect会被人家连testing engineer①起骂：“这么蠢的问题你也好意思来问我，负分滚粗！”， 而且每天上班①群testing engineer就等着我的regression result，我粗！①有问题你妹的连santa clara的人都会打电话给我，我挣点钱容易么？这个时候各种大小问题，比如scripting没有适应新的block链接啊，改变了verilog的输出所以①大堆testing suite fail啊，而且主要不是只测试①款CPU哦，是好几代同时测，你妹的，AMD节约钱也不至于到这种程度吧！ waveform我从看不懂到能改①些小bug (比如clk管线接错，漏写了not D, dct压缩图片给的不对），说多了都是眼泪因为我是打杂的！整个过程就被各个部门询问啊，差不多持续好几个月到①年。

你以为结束了？呵呵，想得太美了。RTL code freeze了就来了重头了，这个是最耗时间，最耗钱的步骤了！ netlist regression粗线了！！！！Verilog在synthesizer作用下已经不是简单的block和门表达了，进入transistor level了，就是实际到时候制造cpu的实体电路状态了！这就是高潮了。因为synthesizer是不可能完全优化RTL状态的，而且synthesized电路肯定肯定有成千上万的bug，各种奇门的bug，所以register级别的代码不但是海量级的，而且regression极难，这个时候①般都已经超过预期时间了，所以全公司上下就是加班加点赶着netlist regression让他们通过。然后我就成夹心饼干了。netlist regression非常难运行和难调试, testing cases增加了海量级别（因为netlist细节太繁琐又不能出错）。各种匪夷所思的bug, 比如heissenbug都会出现，然后眼睛盯着⑩几G的waveform在哪里扣扣扣扣，因为模拟器实在太不给力（其实是现代cpu netlist太复杂了，以至于后来都用hybrid模式，先造出①个asic专用的block做混合测试，比如decoder部分不用纯软模拟测试，太耗时，耗时耗到公司都等不起）。。。。。这个过程差不多是cpu制造最耗钱最豪时间的阶段，①般要持续②年左右，这段时间连大股东都会过来看①下，因为每个月大笔钞票付出东流而没有①点响声， cash flow噼里啪啦为负财报极难看，然后中间各种部门踢皮球，上海amd的浦东部门似乎也喜欢把什么事都说是“哎呀，那个好像是regression的那个中国人的问题哦 （我满脸黑线）”，满杂志都在讨论你这个下①代cpu, 结果呢，regression scripting出错，waveform有很非典型性 fail (几百次好的，就那么①次会超出clock时间，古怪的返回值问题，想debug又不见了的那种），老板对你发火，architect①脸不屑的看着你，testing engineering 装无辜（我给了testing case拉，好像是regression的问题哦，和我无关哦，blah blah blah)，痛苦加班 ⑦天无休持续快①年多。。。。。终于。。。netlist freeze了。。。然后就连architect都祈祷不要出现wafer返工重来改block的事情（算大事故，因为好像netlist送去做wafer很难大更改，wafer厂要搞①大笔赔偿如果有重大改动，具体请上面做wafer的给说明①下，我硬件小白）

送回来的测试版wafer放在engineering 主板上做测试，然后来回几个往复可能就如上面答题的那些人①样在实体测试，这个时候我们这里就可以松口气了，因为差不多就好了，大股东也松了口气，因为再也不会看到白花花的银子溜出去了，santa clara也会发来贺电，这个时候大概是唯①architects,老板和大头目会给我开心①笑，大家都请我去sushi店吃点玩意，表示我工作很努力，regression 整体没什么很大问题（难道有很多小问题？什么意思？！），然后做wafer的地方会给我（们）每人发①块纪念版wafer ,①般都是良品率极低的①块，我就把它钉在我的cubicle上，从我工作开始到离职为止我已经收集了②⓪多块了（打碎了③块，这玩意真tmd的脆）。

①定要匿！否则分分钟钟被人肉。嘿嘿

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